作者：李淑敏发布时间：2026-06-17 01:20:19 点击数：20721

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售后服务上门服务电话，智能分配单据：打破光刻机垄断！华为韬定律，国产半导体靠DUV弯道超车

2026年5月25日，上海举办的IEEE国际电路与系统研讨会（ISCAS 2026）上，华为董事、半导体业务部总裁何庭波，发表了题为《半导体新路径探索与实践》的主旨演讲，正式对外发布全新的韬（τ）定律。

这是中国在全球半导体领域，首次提出能够指导整个产业发展的全新技术原则。

划重点：何庭波在演讲中表示，依托韬定律技术体系，华为在过去六年里，已经成功完成设计并量产381款芯片。今年秋季，华为将正式推出全面搭载逻辑折叠技术的Kirin 2026芯片，晶体管密度可达238MTr/mm?，性能水准逼近台积电初代等效3纳米工艺水平。

六年、381款芯片、等效3纳米——这组数据，让美西方的芯片封锁形同虚设。

很多人都好奇，到底什么是“韬定律”？

在没有EUV光刻机的前提下，它究竟凭什么把芯片性能做到等效3纳米级别的呢？

一、摩尔定律的黄昏，传统芯片发展遇物理瓶颈

先说说统治半导体行业数十年的摩尔定律。

1965年，英特尔创始人戈登·摩尔提出经典理论：集成电路可容纳的晶体管数量，每18-24个月翻一番。

简单来说，就是芯片性能每两年翻倍、价格腰斩。

过去60年，全球半导体产业一直沿着这条赛道狂奔，核心思路只有一个，把晶体管越做越小。芯片制程也从28纳米，一路迭代到14纳米、7纳米、5纳米、3纳米、2纳米……

但如今，这条传统赛道已经走到了尽头。

何庭波在本次发布的学术论文中直言：“进入7纳米节点之后，几何缩微不再具备以往的技术红利。光刻设备逐渐逼近图形化物理极限，EUV设备折旧成本主导晶圆整体成本，单位晶体管价格趋于平稳，部分场景下甚至出现价格上涨的情况。”

通俗来讲就是，摩尔定律已经撞上物理天花板。

原因很简单，纳米已经无限接近原子尺度。晶体管缩小到这个级别，电子会出现“漏电”的量子隧穿效应，无法稳定受控。继续强行缩小制程，只会让成本暴涨，技术收益却微乎其微。

而对于华为、以及所有先进光刻设备受限的国产半导体行业来说，这种困境来得更早、冲击也更大。

2019年，华为被正式列入美国实体清单；2020年，美方全面升级技术制裁，禁止华为使用美国技术研发芯片，EUV光刻机对华出口被严格管制。

谁也没有想到，这场极致的技术封锁，非但没有困住华为，反而倒逼出了一套颠覆行业的“弯道超车”新技术。

二、用 “时间缩微” 替代 “几何缩微”

何庭波的论文中，有一段核心观点彻底颠覆了传统芯片研发逻辑：

“摩尔时代表面上是在缩小空间，实质上是在压缩时间。空间缩放只是工具，时间缩短才是核心收益。”

这句话很好理解。

传统芯片研发，就像从A点去往B点，唯一的办法就是把路修短。依靠高端光刻机缩小晶体管尺寸，拉近信号传输距离，以此提升芯片速度。

可当光刻机被卡脖子、道路没法继续缩短的时候，新的破局思路就诞生了：路修不短，就把路变得更好走、更通畅。

这就是韬定律的核心：用“时间缩微”替代传统的“几何缩微”。

划重点：τ（Tao）指代时间常数（Time Constant），也就是芯片内部信号的传播时延。韬定律的核心逻辑，不再是单纯缩小晶体管物理尺寸，而是通过压缩信号时延τ，全方位提升芯片整体性能。

新时代的芯片研发目标，不再是“晶体管还能做多小”，而是精准定位“该优化什么、为了什么目标优化”，最终答案就是持续降低系统时间常数τ。

芯片内部的电子传输，并不是笔直的直线，而是错综复杂的曲折线路。哪怕制程再小、距离再近，线路迂回也会浪费大量传输时间。

针对这个行业痛点，华为给出了终极解法：逻辑折叠技术。

三、逻辑折叠：芯片里的“立体城市”

何庭波在论文中用通俗比喻，清晰解释了逻辑折叠的核心原理：

“现代芯片结构高度复杂，指甲盖大小的芯片，能集成上百亿个晶体管。随着芯片规模持续扩大，拖慢运行速度的核心瓶颈，早已不是门电路本身，而是门与门之间的互联线路。”

传统芯片，相当于一座“平面城市”，所有电路平铺在同一平面，线路交错缠绕、传输路径冗长繁琐，极大拖累运行效率。

而华为的逻辑折叠技术，就是把单层平面城市，升级为多层立体城市。将电路分层堆叠在多个垂直有源层中，如同高楼叠层，原本平面上需要绕远的信号线，直接通过垂直层“上下连通”，大幅缩短传输路径。

技术升级带来的性能提升十分直观：

（数据来源：NoC和SRAM数据来自演讲PPT）

这组数据意味着，华为Kirin 2026芯片238MTr/mm?的晶体管密度，已经达到台积电初代等效3纳米工艺水准。

更关键的是，这一切性能突破，都是华为仅依靠DUV光刻机实现的，彻底打破了EUV光刻机的垄断桎梏。

四、2031年剑指1.4纳米，公开全新技术路线

何庭波在本次演讲PPT中，公布了华为清晰、长远的芯片技术路线图：

1、2026年：落地Kirin 2026芯片，实现238MTr/mm?晶体管密度、3.1GHz主频；

2、后续数年：持续迭代，稳步提升晶体管密度与芯片主频；

3、2031年：依托逻辑折叠技术，实现晶体管密度400+MTr/mm?、主频5.0GHz，达成等效1.4纳米制程水平。

这篇论文的核心价值，是重塑了整个半导体行业的投资与研发逻辑。

未来行业竞争，不必盲目追逐顶尖制程工艺。

芯片性能的核心竞争力，不再只依赖先进光刻设备，先进封装、内存带宽、互联架构设计的战略地位，已经和高端制程完全持平。

五、“芯片女皇”何庭波

随着韬定律全网刷屏，这位深耕华为芯片业务数十年的核心人物，再次走进大众视野。

何庭波现任职务包括华为董事、科学家委员会主任、ITMT主任、半导体业务部总裁。

1969年，何庭波出生于湖南长沙，北京邮电大学研究生毕业后，1996年正式加入华为，初期负责光通信芯片设计工作。

1998年，她受命前往上海组建无线芯片团队，牵头开展3G芯片研发工作，后续还远赴硅谷任职两年，长期深耕芯片技术研发与团队管理领域。

2004年华为成立海思半导体，何庭波全面接手消费电子芯片业务，逐步成为华为芯片体系的核心掌舵人。

2020年，她入选“中国最杰出商界女性排行榜”前十，被业内誉为“芯片女皇”。

对于全新技术路线，何庭波在演讲中强调：“未来属于开放合作”。

这句话的深层含义十分明确，韬定律并非华为私有技术，而是一套完全开放的全新技术路线。所有被先进制程、高端光刻设备卡脖子的国家和企业，都可以依托这套理论实现技术突围。

从跟随数十年的摩尔定律，到自主开创韬定律；从依赖“几何缩微”的传统赛道，到深耕“时间缩微”的创新赛道，华为凭借六年381款芯片的量产实践，印证了一个朴素的真理。

技术封锁，永远只能困住跟风追随的人，永远锁不住敢于突破、勇于创新的开拓者。

近日官方发布重大研究报告打破光刻机垄断！华为韬定律，国产半导体靠DUV弯道超车

2026年5月25日，上海举办的IEEE国际电路与系统研讨会（ISCAS 2026）上，华为董事、半导体业务部总裁何庭波，发表了题为《半导体新路径探索与实践》的主旨演讲，正式对外发布全新的韬（τ）定律。

这是中国在全球半导体领域，首次提出能够指导整个产业发展的全新技术原则。

划重点：何庭波在演讲中表示，依托韬定律技术体系，华为在过去六年里，已经成功完成设计并量产381款芯片。今年秋季，华为将正式推出全面搭载逻辑折叠技术的Kirin 2026芯片，晶体管密度可达238MTr/mm?，性能水准逼近台积电初代等效3纳米工艺水平。

六年、381款芯片、等效3纳米——这组数据，让美西方的芯片封锁形同虚设。

很多人都好奇，到底什么是“韬定律”？

在没有EUV光刻机的前提下，它究竟凭什么把芯片性能做到等效3纳米级别的呢？

一、摩尔定律的黄昏，传统芯片发展遇物理瓶颈

先说说统治半导体行业数十年的摩尔定律。

1965年，英特尔创始人戈登·摩尔提出经典理论：集成电路可容纳的晶体管数量，每18-24个月翻一番。

简单来说，就是芯片性能每两年翻倍、价格腰斩。

过去60年，全球半导体产业一直沿着这条赛道狂奔，核心思路只有一个，把晶体管越做越小。芯片制程也从28纳米，一路迭代到14纳米、7纳米、5纳米、3纳米、2纳米……

但如今，这条传统赛道已经走到了尽头。

何庭波在本次发布的学术论文中直言：“进入7纳米节点之后，几何缩微不再具备以往的技术红利。光刻设备逐渐逼近图形化物理极限，EUV设备折旧成本主导晶圆整体成本，单位晶体管价格趋于平稳，部分场景下甚至出现价格上涨的情况。”

通俗来讲就是，摩尔定律已经撞上物理天花板。

原因很简单，纳米已经无限接近原子尺度。晶体管缩小到这个级别，电子会出现“漏电”的量子隧穿效应，无法稳定受控。继续强行缩小制程，只会让成本暴涨，技术收益却微乎其微。

而对于华为、以及所有先进光刻设备受限的国产半导体行业来说，这种困境来得更早、冲击也更大。

2019年，华为被正式列入美国实体清单；2020年，美方全面升级技术制裁，禁止华为使用美国技术研发芯片，EUV光刻机对华出口被严格管制。

谁也没有想到，这场极致的技术封锁，非但没有困住华为，反而倒逼出了一套颠覆行业的“弯道超车”新技术。

二、用 “时间缩微” 替代 “几何缩微”

何庭波的论文中，有一段核心观点彻底颠覆了传统芯片研发逻辑：

“摩尔时代表面上是在缩小空间，实质上是在压缩时间。空间缩放只是工具，时间缩短才是核心收益。”

这句话很好理解。

传统芯片研发，就像从A点去往B点，唯一的办法就是把路修短。依靠高端光刻机缩小晶体管尺寸，拉近信号传输距离，以此提升芯片速度。

可当光刻机被卡脖子、道路没法继续缩短的时候，新的破局思路就诞生了：路修不短，就把路变得更好走、更通畅。

这就是韬定律的核心：用“时间缩微”替代传统的“几何缩微”。

划重点：τ（Tao）指代时间常数（Time Constant），也就是芯片内部信号的传播时延。韬定律的核心逻辑，不再是单纯缩小晶体管物理尺寸，而是通过压缩信号时延τ，全方位提升芯片整体性能。

新时代的芯片研发目标，不再是“晶体管还能做多小”，而是精准定位“该优化什么、为了什么目标优化”，最终答案就是持续降低系统时间常数τ。

芯片内部的电子传输，并不是笔直的直线，而是错综复杂的曲折线路。哪怕制程再小、距离再近，线路迂回也会浪费大量传输时间。

针对这个行业痛点，华为给出了终极解法：逻辑折叠技术。

三、逻辑折叠：芯片里的“立体城市”

何庭波在论文中用通俗比喻，清晰解释了逻辑折叠的核心原理：

“现代芯片结构高度复杂，指甲盖大小的芯片，能集成上百亿个晶体管。随着芯片规模持续扩大，拖慢运行速度的核心瓶颈，早已不是门电路本身，而是门与门之间的互联线路。”

传统芯片，相当于一座“平面城市”，所有电路平铺在同一平面，线路交错缠绕、传输路径冗长繁琐，极大拖累运行效率。

而华为的逻辑折叠技术，就是把单层平面城市，升级为多层立体城市。将电路分层堆叠在多个垂直有源层中，如同高楼叠层，原本平面上需要绕远的信号线，直接通过垂直层“上下连通”，大幅缩短传输路径。

技术升级带来的性能提升十分直观：

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更关键的是，这一切性能突破，都是华为仅依靠DUV光刻机实现的，彻底打破了EUV光刻机的垄断桎梏。

四、2031年剑指1.4纳米，公开全新技术路线

何庭波在本次演讲PPT中，公布了华为清晰、长远的芯片技术路线图：

1、2026年：落地Kirin 2026芯片，实现238MTr/mm?晶体管密度、3.1GHz主频；

2、后续数年：持续迭代，稳步提升晶体管密度与芯片主频；

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这篇论文的核心价值，是重塑了整个半导体行业的投资与研发逻辑。

未来行业竞争，不必盲目追逐顶尖制程工艺。

芯片性能的核心竞争力，不再只依赖先进光刻设备，先进封装、内存带宽、互联架构设计的战略地位，已经和高端制程完全持平。

五、“芯片女皇”何庭波

随着韬定律全网刷屏，这位深耕华为芯片业务数十年的核心人物，再次走进大众视野。

何庭波现任职务包括华为董事、科学家委员会主任、ITMT主任、半导体业务部总裁。

1969年，何庭波出生于湖南长沙，北京邮电大学研究生毕业后，1996年正式加入华为，初期负责光通信芯片设计工作。

1998年，她受命前往上海组建无线芯片团队，牵头开展3G芯片研发工作，后续还远赴硅谷任职两年，长期深耕芯片技术研发与团队管理领域。

2004年华为成立海思半导体，何庭波全面接手消费电子芯片业务，逐步成为华为芯片体系的核心掌舵人。

2020年，她入选“中国最杰出商界女性排行榜”前十，被业内誉为“芯片女皇”。

对于全新技术路线，何庭波在演讲中强调：“未来属于开放合作”。

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从跟随数十年的摩尔定律，到自主开创韬定律；从依赖“几何缩微”的传统赛道，到深耕“时间缩微”的创新赛道，华为凭借六年381款芯片的量产实践，印证了一个朴素的真理。

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