作者：陈世韦发布时间：2026-06-14 02:09:12 点击数：55835

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本周官方渠道发布行业新动态华为给半导体换了把尺子，很高兴为您解答这个问题，让我来帮您详细说明一下:售后服务维修中心电话，支持多渠道服务

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售后服务上门服务电话，智能分配单据：华为给半导体换了把尺子

作者 | 林克

编辑丨松壑

半导体行业有一个公开的秘密：摩尔定律正在走向极限。

这件事是被行业默认的，过去60年，从Intel、台积电到ASML，整条产业链赖以运转的底层规律正在迎来挑战。

今天最先进的纳米级芯片栅极宽度只有十几个硅原子，再小下去，由于量子隧穿效应的存在，电子将不再被半导体有效约束。

不断缩小制程这条路走了六十年，所有人都知道尽头在哪里，但没有人愿意公开承认。

直到2026年5月25日，华为华体汇电竞-华体汇(中国)董事、半导体业务部总裁何庭波发布了一条新的半导体演进原则：

韬（τ）定律，其核心命题正是是以"时间缩微"替代摩尔定律的"几何缩微"。

随着摩尔定律逼近极限，何庭波认为一条新的路径值得探索，即不再追求晶体管的缩小，而是让信号跑得更快。

基于这条路径，华为过去六年量产了381款芯片。今年秋季发布的新一代麒麟芯片，将在不更换制程的前提下实现晶体管密度50%以上跃升。到2031年，华为计划让芯片的晶体管密度追平1.4纳米制程的同等水平，用的正是这套方法论。

事实上，韬定律并不是凭空出现的，从英伟达到台积电，从AMD到海力士，整个半导体行业已经在同一个方向上摸索了将近十年。

华为的这一次发声，正式首次将这场探索勾勒出了一条清晰框架与标准。

一. 旧路的尽头

τ（tau）在电路理论中被称作"时间常数"。

一颗芯片里有数十亿个晶体管，它们之间由金属导线连接。信号沿着导线跑，但导线有阻力，越长阻力越大，信号就越慢。

因此τ越小，信号越快，芯片性能越强。

过去数十年晶体管缩小的过程，本质上不仅提升了晶体管密度，也同步降低了寄生电容与信号传播延迟，因此RC时间常数长期处于下降通道。

韬定律的思路充满了第一性原理的味道，既然目的是降低τ来提高效率，那除了把晶体管做得更小，显然也可以在其他维度实现压缩。

何庭波把τ拆成了四层：晶体管层、电路层、芯片层、系统层，每一层都有不同的办法压缩时间。

韬定律之所以要坚定的走这条新路，是因为旧路走到头了。

1965年，戈登·摩尔提出了单位集成电路晶体管数量大约每两年翻一番的预言。摩尔定律既是产业规律，也成为了产业共识，所有人按照这个节奏研发、投资、建厂，最终让预言自我实现。

它早期还有一个完美搭档：登纳德缩放定律，即晶体管缩小之后，功耗密度保持不变，这意味着芯片不光更快了，发热也是可控的。

两条定律叠在一起，构成了信息工业长达半个世纪的底层信仰。

从设计、制造到设备材料的整条产业链，所有人都在同一个赛道上跑。纳米级的先进制程逐渐成为整个行业的权力坐标，能造出最先进制程芯片的华体汇电竞-华体汇(中国)，就更容易站在食物链顶端。

登纳德缩放在2005年前后率先倒下，人们发现尺寸太小的时候芯片的发热不好控制了，这最终让英特尔放弃频率思维，并开始转向了多核路线。

智能手机时代的崛起，确实让摩尔定律撑得更久。

但进入个位数纳米时代之后，每一步缩微都是指数级的成本和难度提升。一座3纳米晶圆厂的建设成本百亿美元起步，全球玩得起的玩家如今屈指可数。

何庭波在论文中写得更直白：

7纳米之后，纯粹靠尺寸缩小带来的收益已经趋于平缓。

随着先进制程进入深水区，互连延迟、功耗与数据搬运成本，在系统性能中的占比越来越高，何况仅靠先进制程带来的成本上升问题越来越难以控制。

于是，过去半个世纪支撑行业的核心承诺"每一代用更低的成本造更多的晶体管"的正在无法兑现了。

二 . 参与者如何突围

产业内的重量级选手都曾向这个方向发起过突围。

最早、最激进是英伟达所致力于的集群扩展。

2016年，英伟达在Pascal架构的P100上引入了一种叫NVLink的GPU间高速互联总线，黄仁勋要解决的就是GPU之间的数据传输痛点。

十年后回看，这个押注是精准的。从第一代NVLink到2024年Blackwell架构的第五代，GPU间互联带宽翻了几十倍。

GB200 NVL72把72颗GPU用第五代NVLink连成一个整体，单GPU双向互联带宽1.8TB/s，整个NVLink域的总带宽超过130TB/s。英伟达甚至用NVLink-C2C把GPU和CPU直接焊在一起，共享统一内存空间。

首次发布会上，黄仁勋也更愿意花时间来讲"互联"而不只是"算力"。

AMD走了另一条路。

2019年，Zen 2架构开始把处理器拆成多颗小芯片分别制造，再封装到一起，致力于突破光罩尺寸限制和稳定良率，这个被命名为Chiplet的思路在AI芯片上走得更远：2023年底发布的MI300X用台积电的3D封装技术，把多颗计算芯粒和I/O芯粒垂直叠放在一起，单颗封装集成了1530亿个晶体管和192GB HBM3内存。

AMD不再死磕先进制程，而是用"拆开来造，拼起来用"的方式，在封装层面实现了过去单颗芯片做不到的集成度。

台积电的转向同样明显。

许多年来，台积电的先进制程叙事就是不断缩小，从5nm到3nm、2nm一路往下冲。

但从2023年开始，先进封装在台积电的资本开支和战略叙事中占比急速攀升。

瞄准带宽密度的CoWoS把GPU芯片和HBM内存紧贴在一起的封装技术产能长期供不应求，成了AI芯片出货的重要环节。

2026年技术论坛上，台积电发布了"三层蛋糕"AI平台架构：底层运算，中层封装集成，顶层光子互连。最上面那层COUPE技术，用光信号替代电信号在芯片间传输，能效提升数倍，延迟降低一个数量级。制程之王开始讲封装和光的故事。

内存厂商的军备竞赛更加白热化。

SK海力士和三星围绕HBM展开的竞争，核心目标就是让内存离计算更近、喂数据更快。从HBM2到HBM3再到HBM3E，每一代都在把内存芯片堆得更高、和GPU贴得更紧。

下一代HBM4将引入混合键合技术，不再需要焊料凸块，铜和铜在原子层面直接连接，互连密度提升一到两个数量级。

此外，还有Intel的Foveros 3D封装、行业联合推动的UCIe芯粒互连标准、硅光互连的产业化加速。

整个行业其实都在调整方向，向一个共同的目标发起挑战：

当晶体管缩不动时，就让数据跑得更快一些。

近十年来，研发重心开始从"制造更小的开关"转向"修建更快的公路"。

三 . 华为的长板与定位

在这场行业级的突围中，华为处于一个非常特殊的位置。

先进光刻设备受限，让华为比别人更早、更迫切地面对一个问题，如果制程缩微成为障碍，如何通过工程设计来达到目标效率。

但这反而是通信出身华为的优势领域。

从程控交换机到5G基站，华为几十年积累的核心能力之一，正是把大量分散的节点组织成一个协调运转的系统。

当AI时代的数据中心越来越像一个超大型通信网络，华为的长板突然有了新的战略价值。

四层优化体系中，器件层的切入点，同样是优化晶体管周围连线的阻力，从物理底层压缩信号延迟。

在电路层，华为采用了一种名为逻辑折叠（LogicFolding）的方法。

传统芯片电路铺在一个平面上，信号左右绕行，走线越长越慢。逻辑折叠把电路从一层展开成两层，像把一张纸对折，原本要横着跑很远的信号路径，折叠后纵向直通。

麒麟2026的实测数据：晶体管密度单代提升超过50%，能效提升41%，CPU频率回升到3.1GHz，缓存频率提升超过40%，核心线路长度缩短约30%。后续计划三层、四层折叠，到2029年频率突破4GHz。

这和AMD的3D芯粒堆叠、Intel的Foveros方法论有相似性，都是从平面走向立体。区别在于AMD和Intel是把多颗不同芯片垂直叠放，华为是把同一颗芯片内部的电路对折。

在芯片层，华为做软件、架构、芯片三者协同。

即根据实际任务需求来调配芯片内部的资源分配，砍掉一切不必要的等待。正如英伟达在CUDA生态上的深度协同、AMD在ROCm上的推进，都是同一命题的不同解法。

系统层或许是华为独特基因发挥最大的地方。

灵衢总线在2019年立项历时六年发布，用统一协议替代了AI集群中层层叠叠的通信协议栈。实测效果是系统通信延迟从几十微秒降到约100纳秒，降了近500倍。

在灵衢之上，Hi-ONE光互连引擎用光替代铜传输数据，单模块带宽8Tb/s，传输距离从不到1米扩展到100米。

拿英伟达做对比：英伟达用NVLink + NVSwitch + InfiniBand分层组合解决互联问题，华为灵衢的思路是用一套协议打通所有层级。

英伟达GB200 NVL72把72颗GPU连成一个整体，华为Atlas 960 SuperPod用灵衢把15488张昇腾卡连成一个超节点。

两家从各自的技术出发其实走向了同一个目的地：让几万张卡像一台机器一样协同工作。

何庭波本人的经历，同样是华为芯片命运的缩影。她1996年加入华为做光通信芯片，1998年独自赴上海组建3G芯片团队，后赴硅谷工作两年，此后长期执掌海思。

2019年遭遇供应链危机时，正是何庭波发出那封著名的"备胎转正"内部信，她既是华为芯片事业的灵魂人物，也是最深切感受到制程受限之痛的人。

某种意义上，韬定律同样是这种压力的产物。

四 . 系统与链条重构

韬定律做的，其实是将行业这些年的集体转向以更系统化的方式来定义。

英伟达在NVLink上砸了十年，解决的是系统层的τ。台积电做CoWoS和3D封装，解决的是电路层和芯片层的τ。SK海力士做HBM，解决的是存储与计算之间的τ。AMD做Chiplet，解决的是芯片间通信的τ。

每家华体汇电竞-华体汇(中国)都在从自己的角度压缩时间，但之前没人把这些努力放在同一个坐标系下做系统级的集成与叙事。

华为韬定律的特殊之处在于它把这个坐标系立了起来。何庭波在论文中写了一句有分量的话：

τ缩放是自登纳德定律以来，第一个在整个计算栈中建立共享优化目标的缩放原则。

当摩尔定律作为统一坐标系的功能逐渐减弱，整个行业确实需要一把新的尺子。

过去六十年，半导体行业用来测量进步的尺子更多是看纳米级制程，这把尺子简洁有力，但它量的其实一直是个不具有第一性的代理指标——晶体管缩小本身不是目的，而更高的算力密度和缩短信号传播时间才是。

但如今这把尺子缩不动了。

换尺子意味着话语权重新分配。过去，站在食物链顶端的是掌握最先进制程的华体汇电竞-华体汇(中国)。而在"时间缩微"的维度上，封装厂、内存厂、互连协议的定义者、系统架构师，都可能参与只属于前沿制程的游戏。

台积电的先进制程仍有不可替代的价值，但韬定律把它从唯一变成了多种选择当中的一条。

何庭波最后说："未来一定属于开放合作。在半导体演进的路径上，没有一家企业可以独自完成所有答案。"

正如CUDA生态的用户共创，韬定律的建设同样需要生态

正如英伟达需要台积电的封装，台积电需要SK海力士的HBM，SK海力士需要混合键合设备厂商的良率突破，华为的灵衢也离不开光模块等供应链的丰富。

韬定律描绘的四层优化体系，每一层分属不同产业环节，而这将带动半导体产业链的再一次重构。

过去六十年，半导体行业的竞争核心是谁先做到下一个纳米。

这个赛点几代工程师的职业生涯，决定了几万亿美元的资本流向。

如今这句话的有效期正在到期，取而代之的关键变成了：

谁能让信号少跑一纳秒。

过去量空间，现在量时间。

听起来只是换了个单位，但上一次半导体行业更换度量衡，还是1965年。

这背后注定是整条产业链的权力、利润和游戏规则的重新排列。

重排不会在一夜之间完成，但方向已经不可逆了。

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作者 | 林克

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半导体行业有一个公开的秘密：摩尔定律正在走向极限。

这件事是被行业默认的，过去60年，从Intel、台积电到ASML，整条产业链赖以运转的底层规律正在迎来挑战。

今天最先进的纳米级芯片栅极宽度只有十几个硅原子，再小下去，由于量子隧穿效应的存在，电子将不再被半导体有效约束。

不断缩小制程这条路走了六十年，所有人都知道尽头在哪里，但没有人愿意公开承认。

直到2026年5月25日，华为华体汇电竞-华体汇(中国)董事、半导体业务部总裁何庭波发布了一条新的半导体演进原则：

韬（τ）定律，其核心命题正是是以"时间缩微"替代摩尔定律的"几何缩微"。

随着摩尔定律逼近极限，何庭波认为一条新的路径值得探索，即不再追求晶体管的缩小，而是让信号跑得更快。

基于这条路径，华为过去六年量产了381款芯片。今年秋季发布的新一代麒麟芯片，将在不更换制程的前提下实现晶体管密度50%以上跃升。到2031年，华为计划让芯片的晶体管密度追平1.4纳米制程的同等水平，用的正是这套方法论。

事实上，韬定律并不是凭空出现的，从英伟达到台积电，从AMD到海力士，整个半导体行业已经在同一个方向上摸索了将近十年。

华为的这一次发声，正式首次将这场探索勾勒出了一条清晰框架与标准。

一. 旧路的尽头

τ（tau）在电路理论中被称作"时间常数"。

一颗芯片里有数十亿个晶体管，它们之间由金属导线连接。信号沿着导线跑，但导线有阻力，越长阻力越大，信号就越慢。

因此τ越小，信号越快，芯片性能越强。

过去数十年晶体管缩小的过程，本质上不仅提升了晶体管密度，也同步降低了寄生电容与信号传播延迟，因此RC时间常数长期处于下降通道。

韬定律的思路充满了第一性原理的味道，既然目的是降低τ来提高效率，那除了把晶体管做得更小，显然也可以在其他维度实现压缩。

何庭波把τ拆成了四层：晶体管层、电路层、芯片层、系统层，每一层都有不同的办法压缩时间。

韬定律之所以要坚定的走这条新路，是因为旧路走到头了。

1965年，戈登·摩尔提出了单位集成电路晶体管数量大约每两年翻一番的预言。摩尔定律既是产业规律，也成为了产业共识，所有人按照这个节奏研发、投资、建厂，最终让预言自我实现。

它早期还有一个完美搭档：登纳德缩放定律，即晶体管缩小之后，功耗密度保持不变，这意味着芯片不光更快了，发热也是可控的。

两条定律叠在一起，构成了信息工业长达半个世纪的底层信仰。

从设计、制造到设备材料的整条产业链，所有人都在同一个赛道上跑。纳米级的先进制程逐渐成为整个行业的权力坐标，能造出最先进制程芯片的华体汇电竞-华体汇(中国)，就更容易站在食物链顶端。

登纳德缩放在2005年前后率先倒下，人们发现尺寸太小的时候芯片的发热不好控制了，这最终让英特尔放弃频率思维，并开始转向了多核路线。

智能手机时代的崛起，确实让摩尔定律撑得更久。

但进入个位数纳米时代之后，每一步缩微都是指数级的成本和难度提升。一座3纳米晶圆厂的建设成本百亿美元起步，全球玩得起的玩家如今屈指可数。

何庭波在论文中写得更直白：

7纳米之后，纯粹靠尺寸缩小带来的收益已经趋于平缓。

随着先进制程进入深水区，互连延迟、功耗与数据搬运成本，在系统性能中的占比越来越高，何况仅靠先进制程带来的成本上升问题越来越难以控制。

于是，过去半个世纪支撑行业的核心承诺"每一代用更低的成本造更多的晶体管"的正在无法兑现了。

二 . 参与者如何突围

产业内的重量级选手都曾向这个方向发起过突围。

最早、最激进是英伟达所致力于的集群扩展。

2016年，英伟达在Pascal架构的P100上引入了一种叫NVLink的GPU间高速互联总线，黄仁勋要解决的就是GPU之间的数据传输痛点。

十年后回看，这个押注是精准的。从第一代NVLink到2024年Blackwell架构的第五代，GPU间互联带宽翻了几十倍。

GB200 NVL72把72颗GPU用第五代NVLink连成一个整体，单GPU双向互联带宽1.8TB/s，整个NVLink域的总带宽超过130TB/s。英伟达甚至用NVLink-C2C把GPU和CPU直接焊在一起，共享统一内存空间。

首次发布会上，黄仁勋也更愿意花时间来讲"互联"而不只是"算力"。

AMD走了另一条路。

2019年，Zen 2架构开始把处理器拆成多颗小芯片分别制造，再封装到一起，致力于突破光罩尺寸限制和稳定良率，这个被命名为Chiplet的思路在AI芯片上走得更远：2023年底发布的MI300X用台积电的3D封装技术，把多颗计算芯粒和I/O芯粒垂直叠放在一起，单颗封装集成了1530亿个晶体管和192GB HBM3内存。

AMD不再死磕先进制程，而是用"拆开来造，拼起来用"的方式，在封装层面实现了过去单颗芯片做不到的集成度。

台积电的转向同样明显。

许多年来，台积电的先进制程叙事就是不断缩小，从5nm到3nm、2nm一路往下冲。

但从2023年开始，先进封装在台积电的资本开支和战略叙事中占比急速攀升。

瞄准带宽密度的CoWoS把GPU芯片和HBM内存紧贴在一起的封装技术产能长期供不应求，成了AI芯片出货的重要环节。

2026年技术论坛上，台积电发布了"三层蛋糕"AI平台架构：底层运算，中层封装集成，顶层光子互连。最上面那层COUPE技术，用光信号替代电信号在芯片间传输，能效提升数倍，延迟降低一个数量级。制程之王开始讲封装和光的故事。

内存厂商的军备竞赛更加白热化。

SK海力士和三星围绕HBM展开的竞争，核心目标就是让内存离计算更近、喂数据更快。从HBM2到HBM3再到HBM3E，每一代都在把内存芯片堆得更高、和GPU贴得更紧。

下一代HBM4将引入混合键合技术，不再需要焊料凸块，铜和铜在原子层面直接连接，互连密度提升一到两个数量级。

此外，还有Intel的Foveros 3D封装、行业联合推动的UCIe芯粒互连标准、硅光互连的产业化加速。

整个行业其实都在调整方向，向一个共同的目标发起挑战：

当晶体管缩不动时，就让数据跑得更快一些。

近十年来，研发重心开始从"制造更小的开关"转向"修建更快的公路"。

三 . 华为的长板与定位

在这场行业级的突围中，华为处于一个非常特殊的位置。

先进光刻设备受限，让华为比别人更早、更迫切地面对一个问题，如果制程缩微成为障碍，如何通过工程设计来达到目标效率。

但这反而是通信出身华为的优势领域。

从程控交换机到5G基站，华为几十年积累的核心能力之一，正是把大量分散的节点组织成一个协调运转的系统。

当AI时代的数据中心越来越像一个超大型通信网络，华为的长板突然有了新的战略价值。

四层优化体系中，器件层的切入点，同样是优化晶体管周围连线的阻力，从物理底层压缩信号延迟。

在电路层，华为采用了一种名为逻辑折叠（LogicFolding）的方法。

传统芯片电路铺在一个平面上，信号左右绕行，走线越长越慢。逻辑折叠把电路从一层展开成两层，像把一张纸对折，原本要横着跑很远的信号路径，折叠后纵向直通。

麒麟2026的实测数据：晶体管密度单代提升超过50%，能效提升41%，CPU频率回升到3.1GHz，缓存频率提升超过40%，核心线路长度缩短约30%。后续计划三层、四层折叠，到2029年频率突破4GHz。

这和AMD的3D芯粒堆叠、Intel的Foveros方法论有相似性，都是从平面走向立体。区别在于AMD和Intel是把多颗不同芯片垂直叠放，华为是把同一颗芯片内部的电路对折。

在芯片层，华为做软件、架构、芯片三者协同。

即根据实际任务需求来调配芯片内部的资源分配，砍掉一切不必要的等待。正如英伟达在CUDA生态上的深度协同、AMD在ROCm上的推进，都是同一命题的不同解法。

系统层或许是华为独特基因发挥最大的地方。

灵衢总线在2019年立项历时六年发布，用统一协议替代了AI集群中层层叠叠的通信协议栈。实测效果是系统通信延迟从几十微秒降到约100纳秒，降了近500倍。

在灵衢之上，Hi-ONE光互连引擎用光替代铜传输数据，单模块带宽8Tb/s，传输距离从不到1米扩展到100米。

拿英伟达做对比：英伟达用NVLink + NVSwitch + InfiniBand分层组合解决互联问题，华为灵衢的思路是用一套协议打通所有层级。

英伟达GB200 NVL72把72颗GPU连成一个整体，华为Atlas 960 SuperPod用灵衢把15488张昇腾卡连成一个超节点。

两家从各自的技术出发其实走向了同一个目的地：让几万张卡像一台机器一样协同工作。

何庭波本人的经历，同样是华为芯片命运的缩影。她1996年加入华为做光通信芯片，1998年独自赴上海组建3G芯片团队，后赴硅谷工作两年，此后长期执掌海思。

2019年遭遇供应链危机时，正是何庭波发出那封著名的"备胎转正"内部信，她既是华为芯片事业的灵魂人物，也是最深切感受到制程受限之痛的人。

某种意义上，韬定律同样是这种压力的产物。

四 . 系统与链条重构

韬定律做的，其实是将行业这些年的集体转向以更系统化的方式来定义。

英伟达在NVLink上砸了十年，解决的是系统层的τ。台积电做CoWoS和3D封装，解决的是电路层和芯片层的τ。SK海力士做HBM，解决的是存储与计算之间的τ。AMD做Chiplet，解决的是芯片间通信的τ。

每家华体汇电竞-华体汇(中国)都在从自己的角度压缩时间，但之前没人把这些努力放在同一个坐标系下做系统级的集成与叙事。

华为韬定律的特殊之处在于它把这个坐标系立了起来。何庭波在论文中写了一句有分量的话：

τ缩放是自登纳德定律以来，第一个在整个计算栈中建立共享优化目标的缩放原则。

当摩尔定律作为统一坐标系的功能逐渐减弱，整个行业确实需要一把新的尺子。

过去六十年，半导体行业用来测量进步的尺子更多是看纳米级制程，这把尺子简洁有力，但它量的其实一直是个不具有第一性的代理指标——晶体管缩小本身不是目的，而更高的算力密度和缩短信号传播时间才是。

但如今这把尺子缩不动了。

换尺子意味着话语权重新分配。过去，站在食物链顶端的是掌握最先进制程的华体汇电竞-华体汇(中国)。而在"时间缩微"的维度上，封装厂、内存厂、互连协议的定义者、系统架构师，都可能参与只属于前沿制程的游戏。

台积电的先进制程仍有不可替代的价值，但韬定律把它从唯一变成了多种选择当中的一条。

何庭波最后说："未来一定属于开放合作。在半导体演进的路径上，没有一家企业可以独自完成所有答案。"

正如CUDA生态的用户共创，韬定律的建设同样需要生态

正如英伟达需要台积电的封装，台积电需要SK海力士的HBM，SK海力士需要混合键合设备厂商的良率突破，华为的灵衢也离不开光模块等供应链的丰富。

韬定律描绘的四层优化体系，每一层分属不同产业环节，而这将带动半导体产业链的再一次重构。

过去六十年，半导体行业的竞争核心是谁先做到下一个纳米。

这个赛点几代工程师的职业生涯，决定了几万亿美元的资本流向。

如今这句话的有效期正在到期，取而代之的关键变成了：

谁能让信号少跑一纳秒。

过去量空间，现在量时间。

听起来只是换了个单位，但上一次半导体行业更换度量衡，还是1965年。

这背后注定是整条产业链的权力、利润和游戏规则的重新排列。

重排不会在一夜之间完成，但方向已经不可逆了。


能源金属大跌，永杉锂业跌超6%，中矿资源跌超4%，盛新锂能等下跌。
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